谁知道Verilog 中的posedge用法是什么？为什么有这两个错误？

谁知道Verilog 中的posedge用法是什么？为什么有这两个错误？

你那样写有语法错误很正常啊，posedge一般都用于always @（）的括号内，表示THR的上升沿到来时，运行always快内的程序，你如果需要用到THR的上升沿来作为判断条件，建议你这样写代码：reg THR1;reg THR2;always @ ( posedge clk_1M or negedge reset_n ) if( !reset_n ) begin THR1 <= 1'b0; THR2 <= 1'b0; end else begin THR1 <= THR; THR2 <= THR1; endalways @( posedge clk_1M ) if( count1>=20000 || ( THR1 && !THR2 ) ) count1 <= 0;else count1 <= count1 + 1;